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-- 發(fā)布時(shí)間：2010-11-19 9:18:47
-- 嵌入式系統(tǒng)硬件抗干擾技術(shù)
摘要: 嵌入式系統(tǒng)中,抗干擾性能是系統(tǒng)可靠性的重要指標(biāo)，結(jié)合自身的實(shí)踐，介紹電源、空間電磁、信號傳輸通道、印制板等方面抗干擾的幾種行之有效的辦法。同時(shí)提出正確選擇元器件的重要性，探討選擇方法。
關(guān)鍵詞:
嵌入式系統(tǒng)，硬件，抗干擾
1 引言
在嵌入式系統(tǒng)中，系統(tǒng)的抗干擾技術(shù)是系統(tǒng)可靠性的重要方面。一個(gè)系統(tǒng)的正確與否,不僅取決于系統(tǒng)的設(shè)計(jì)思想和方法，同時(shí)還取決于系統(tǒng)的抗干擾措施。
嵌入式系統(tǒng)的干擾源一般有三個(gè)渠道:一是空間干擾,電磁信號通過空間輻射進(jìn)入系統(tǒng)；二是過程通道干擾，干擾信號通過與系統(tǒng)相連的前、后通道及與其它系統(tǒng)的連接通道進(jìn)入，它疊加在有用信號之上，擾亂信號傳輸，使有效信號產(chǎn)生畸變。使得數(shù)據(jù)采集誤差加大，導(dǎo)致控制狀態(tài)失靈，導(dǎo)致程序運(yùn)行失常；三是系統(tǒng)干擾，電磁信號通過供電通道進(jìn)入系統(tǒng)或系統(tǒng)本身產(chǎn)生干擾。
雖然抗干擾問題是嵌入式系統(tǒng)在實(shí)際應(yīng)用中最令人頭疼的問題，而且沒有一定之規(guī),也沒有一成不變的方法,但若進(jìn)行科學(xué)的分析并加以合理的設(shè)計(jì)，采取一定的措施，將系統(tǒng)的硬件和軟件結(jié)合起來,是可以有效地提高應(yīng)用系統(tǒng)的可靠性的。隨著現(xiàn)代半導(dǎo)體技術(shù)的高速發(fā)展, 在嵌入式系統(tǒng)的設(shè)計(jì)中不斷地采用一些新的可靠性措施和抗干擾技術(shù), 使其可靠性有了明顯的提高。本文結(jié)合自身的實(shí)踐,提出幾種硬件的抗干擾方法。
2 電源干擾及其抑制
由于嵌入式系統(tǒng)所處的工業(yè)環(huán)境，電機(jī)的起停、接觸器的通斷，往往會造成電源電壓波動(dòng)，必須采取有效措施進(jìn)行抑制。
用壓敏電阻抑制尖峰、浪涌電壓。壓敏電阻兩端的電壓如超過其限定值時(shí)，電流會迅速增大，呈短路狀態(tài)，利用這一特點(diǎn)，可以用它吸收瞬間的尖峰、浪涌電壓。壓敏電阻并聯(lián)在電源變壓器的初、次級，加入壓敏電阻后，電源干擾造成嵌入式系統(tǒng)程序失控的可能性減小。設(shè)V為交流電壓有效值，則壓敏電壓的計(jì)算公式為：VIMA=1.56×32×V。
用濾波器抑制高頻干擾。市電中含有多種高次諧波，它們很容易經(jīng)電源進(jìn)入嵌入式系統(tǒng)，電源干擾可以以“共模”或“差模”方式存在。圖1是對共模和差模噪聲都有效的低通濾波器電路。其中，L1、L2、C1抑制差模噪聲；L3、C2、C3抑制共模噪聲。
圖1 濾波器電路
設(shè)計(jì)電源電壓監(jiān)視電路。電源監(jiān)視電路的設(shè)計(jì)是抗干擾的一個(gè)有效方法，如X25045、TT7705、MAX813L等芯片均可設(shè)計(jì)該電路。一般可達(dá)到以下功能：一是監(jiān)視電源電壓瞬時(shí)短路、瞬時(shí)降壓、微秒級脈沖干擾和掉電；二是及時(shí)輸出供CPU接受的復(fù)位信號及中斷信號。
3 抑制空間電磁干擾
高頻電源、交流電源、強(qiáng)電設(shè)備、電弧產(chǎn)生的電火花，甚至雷電，都能產(chǎn)生電磁波，成為電磁干擾的噪聲源。對此可采取屏蔽技術(shù)。
屏蔽技術(shù)是利用金屬材料對于電磁波具有較好的吸收和反射能力來進(jìn)行抗干擾的。將普通的信號線換為屏蔽線，屏蔽層良好接地，使現(xiàn)場中的干擾信號不容易串入系統(tǒng)中。
靜電屏蔽，即電場屏蔽，防止電場的耦合干擾；電磁屏蔽，即利用導(dǎo)電性良好的金屬在電磁場內(nèi)產(chǎn)生渦流效應(yīng)，防止高頻電磁場的干擾；磁屏蔽，采用高導(dǎo)材料，防止低頻磁通的干擾。
4 信號傳輸通道抗干擾
信號傳輸通道包括系統(tǒng)的前向通道和后向通道，對信號傳輸通道的可靠性設(shè)計(jì)可從以下幾個(gè)方面著手。
利用光電耦合器及濾波器對輸入、輸出信號采用光電隔離措施, 可將微處理器與前向通道、后向通道及其他部分從電氣上隔離開來, 有效地防止干擾的侵入。對電路板的輸入信號及源自高噪聲區(qū)的信號加濾波器濾波，進(jìn)一步加強(qiáng)抗干擾性。
采用負(fù)載阻抗匹配的措施, 減小信號傳輸中的畸變。將高速CMOS 芯片輸出端通過一段長引線輸入高阻抗的另一電路輸入端, 反射現(xiàn)象就很嚴(yán)重, 它會引起信號畸變, 增加系統(tǒng)噪聲。對此可采用負(fù)載阻抗匹配的措施, 使傳輸線兩端的負(fù)載阻抗和源阻抗與傳輸線特性阻抗相等, 或在源端和負(fù)載端加入RLC 網(wǎng)絡(luò)與傳輸線的阻抗匹配, 消除數(shù)字信號在傳輸過程中由于反射、振鈴和交叉干擾作用而產(chǎn)生的畸變。
采用雙絞線傳輸減少傳輸線特性阻抗影響，傳輸線的特性阻抗分布參數(shù)必然會影響信號傳輸，當(dāng)傳輸線較長時(shí)其阻抗不可忽視, 它的分布參數(shù)包括寄生電容和分布電感。此時(shí)為減少傳輸線特性阻抗的影響, 采用阻抗匹配雙絞線可實(shí)現(xiàn)阻抗匹配, 若同時(shí)與光電耦合器或者平衡輸入接收器和輸出驅(qū)動(dòng)器聯(lián)合使用, 效果會更好。圖2 所示為雙絞線與光電耦合器配合使用的情況, 圖中光敏三極管引出基極接并聯(lián)RC電路, 其中R 取值10M Ω～ 20 MΩ, C取值10 pF～0.1μF, 三極管集電極接施密特門電路。
圖2 雙絞線與光電耦合器配合使用圖
此外, 在微處理器運(yùn)行期間, 芯片的懸空引腳尤其是懸空輸入引腳常給系統(tǒng)帶來不可預(yù)測的控制紊亂, 因此為提高系統(tǒng)的穩(wěn)定性需處理好未用懸置的引腳。通常可將微處理器未用引腳接高電平或接地, 或定義成輸出端; 未用的外部中斷接高電平; 未用的運(yùn)放同相輸入端接地, 反相輸入端接輸出端等。
5 印制電路板可靠性和抗干擾設(shè)計(jì)
印制電路板是嵌入式系統(tǒng)中，器件、信號、電源線的高密度集合體，印刷電路板設(shè)計(jì)的好壞對抗干擾能力的影響很大。
設(shè)計(jì)時(shí)應(yīng)合理走線、合理接地，三總線分開走線.。盡量將數(shù)字、模擬電路分開不懼和走線，電源線和地線應(yīng)盡量加寬，同時(shí)使電源線、地線的走向與數(shù)據(jù)傳遞的方向一致。應(yīng)盡量使用45°折線而不要使用90°折線，以減少高頻信號對外的發(fā)射與耦合，減少互感振蕩；將接地和屏蔽正確結(jié)合起來使用。
CPU、RAM、ROM 等主芯片以及VCC、GND之間接電解電容和瓷片電容；去掉高、低頻干擾脈沖；石英晶體振蕩器的外殼接地而不要走信號線，且要適當(dāng)加大接地面積；時(shí)鐘線要盡量短，并用地線將時(shí)鐘區(qū)圈起來，使周圍電場盡可能地減小。
獨(dú)立系統(tǒng)結(jié)構(gòu)，減少接插件與連線；輸入輸出驅(qū)動(dòng)器件、功率放大器件應(yīng)盡量靠近線路板邊的引出接插件；提高可靠性，減少故障率。
集成塊與插座接觸可靠,用雙簧插座，最好集成塊直接焊在印制板上，防止器件接觸不良。 信號的輸入、輸出端以使用光耦進(jìn)行光電隔離為好。這樣既可以防止外圍器件動(dòng)作時(shí)產(chǎn)生的回流沖擊系統(tǒng)，又可使輸入端的干擾信號沒有足夠的功率去干擾發(fā)光二極管的正常工作。
6 元器件提高可靠性的措施和方法
構(gòu)成系統(tǒng)電路的基本單元是元器件，選擇質(zhì)量好\\合適的元器件是抑制干擾的基本保證.現(xiàn)在市場上的很多元器件性能不是很好，甚至許多是經(jīng)測試不合格的產(chǎn)品，一旦應(yīng)用在有干擾的工作現(xiàn)場中，很容易受到干擾而不能正常工作.這是人們較易忽視而查找起來又較困難的一種情況。
6．1 微處理器的選擇
目前, 為了提高硬件系統(tǒng)自身的可靠性, 各制造商在單片機(jī)設(shè)計(jì)上采取了一系列措施。這些技術(shù)主要體現(xiàn)在: (1) 降低外時(shí)鐘頻率。(2) 低噪聲系列單片機(jī)。(3) 時(shí)鐘監(jiān)測電路、“看門狗”技術(shù)與低電壓復(fù)位。(4) EFT 整形技術(shù)(Electrical Fast Transient) 等,而且各種先進(jìn)技術(shù)還在不斷地發(fā)展和應(yīng)用之中。因此, 要選用抗干擾能力較強(qiáng)，有看門狗的微處理器。
6．2 電源的選擇。
電源應(yīng)選用能在較寬電網(wǎng)電壓范圍內(nèi)波動(dòng)的開關(guān)電源。主機(jī)部分和外圍電路分別采用不同的電源電路供電，供電電源的功率應(yīng)充足，應(yīng)使額定功率為正常運(yùn)行時(shí)所需功率的1倍左右，這樣可減少電源本身產(chǎn)生的紋波和諧波干擾。
6．3 存儲器的選擇
采用非易失性存儲器。系統(tǒng)受到干擾的最大擔(dān)憂就是數(shù)據(jù)的丟失。目前，采用非易失性存儲器，可保證數(shù)據(jù)在電源掉電時(shí)不丟失。
6．4 電子元件的選擇
電阻器應(yīng)盡可能選用金屬膜電阻，同時(shí)縮短接線長度。電容器的選擇，用于低頻、旁路場合的電容器，可以采用紙介電容器；在高頻和高壓電路中，應(yīng)選用云母電容器或陶瓷電容器；在電源濾波或退耦電路中，用電解電容器。鋁電解電容易產(chǎn)生噪聲，鉭電容漏電小、穩(wěn)定性好且頻率穩(wěn)定，是首選的電容器件。
7 . 小結(jié)
本文討論了提高嵌入式系統(tǒng)硬件可靠性的幾種抗干擾技術(shù)。雖然軟件抗干擾技術(shù)本文沒有論述，但在工程應(yīng)用中通常都是幾種抗干擾方法并用，互相補(bǔ)充，才能取得良好的效果。從根本上來說，硬件抗干擾是主動(dòng)的,軟件抗干擾是被動(dòng)的。細(xì)致分析干擾源,硬件和軟件抗干擾措施相結(jié)合，完善系統(tǒng)監(jiān)控程序,則可以保證系統(tǒng)準(zhǔn)確、可靠地運(yùn)行.