-- 作者：wangxinxin
-- 發布時間：2010-11-19 11:20:35
-- CPLD和FPGA面面觀--CPLD,FPGA
CPLD和FPGA在工業界已被廣泛的應用，這種成功主要是以犧牲門陣列、及標準單元電路ASIC為代價的。為了使觸發器觸發速率和快速路由的延遲得到近似于真實設計的結果，可編程邏輯的速度也得加快。尤其是，如果你可能會使用到可編程邏輯器件所提供的嵌入式存儲器的時候，因為它的容量增多，因此，相應地按每門計算的成本也更加便宜。
可編程邏輯器件的這種發展趨勢尤其受到人們的歡迎，特別是當你的用量太少，不足以讓ASIC廠家或制造商感興趣，或是在掩模和NRE的成本隨每一代處理工藝成指數上漲，而你的用量又很少，無法全部攤入成本時，可編程邏輯器件更是受歡迎了。ASIC一般都要求你詳細開列出每個裸芯片功能驗證和定時驗證的全套測試向量數據；而這些，在CPLD和FPGA中，則是由制造廠家自己處理的。
從產品上市時間快慢的角度來考慮，一般來說，ASIC從設計完成到你拿到第一個樣品的時間，總會在幾周或幾個月以后。幾周或幾個月的耽擱時間與你花幾分鐘就能從代銷商或供應商的貨架上買到PLD，然后就開始調試你的設計，這中間時間相差實在是太大了。
加之，在投產前為了排除故障或再增加某些功能什么的，還要對設計做些修改，以及ASIC NRE的成本和相當長的制造周期，綜合起來，確實是個大問題。
當然，如果你的設計用到的產品產量較大，而你也能解決制造周期長的問題，那么，標準單元電路ASIC還是你的每門最低成本首選的代表。ASIC也有速度比FPGA和CPLD高得多、功耗更低的品種。正像某些閃速存儲器用戶所希望地那樣，他們可以轉而使用更便宜的掩膜ROM。許多可編程邏輯器件的用戶，特別是那些不用現場可重新編程技術的用戶，總是懷著妒忌的心態看待ASIC器件，因此也不知出于什么原因，在他們的設計中都不曾用過ASIC。
尋求中間道路
有些廠商認為還有第三種選擇：把可編程邏輯和門陣列及標準單元電路的ASIC組合在同一個器件上。他們這些方法雖在每種型號邏輯器件的裸芯片百分比和納入ASIC部分的方式（如有）上是不一樣的。但基本的動機卻是相同的：那就是把這兩種技術的精華合二為一。然而，這個目標的現實性究竟有多大呢？
如果你的目的只是為了降低成本，那么，這種混合邏輯的電路的生命力至今還不清楚，只不過進化的演變很快而已。以到處都能見到的PCI芯核為例。就在兩年前，可編程邏輯器件的廠家們還在拼命設法做出目的只是32位的芯片，但其體積要求小到使用戶只要有一塊地方就可以做他專用的邏輯器件，甚至廠家的體積最大的器件也是如此。而今天，64位的器件，包括啟動程序加上目標芯核（FIFO緩沖器除外，其體積和數量取決于設計）的體積。估計只占Altera公司（www.altera.com）即將上市EP20k1500E邏輯資源的2.4%，占Xilinx公司（www.xilinx.com）即將上市XCV3200E邏輯資源的1％。 就算這些片子的價格比較昂貴。但是從圖1所示的過去幾年來每門成本價的走向和對今后幾年的預示趨勢可以看出：制造商們正在大量銷售這些通用的邏輯器件，而且含蓋了各種類別的用戶和應用項目。混合式的器件可能會使裸芯的體積更小一些，但這取決于ASIC對可編程邏輯器件所占的比例。當然，裸芯片的尺寸大小也只占整個器件成本的一部分。還有其他因素，例如用戶的測試流程，生產線新生項目的管理以及因產量小而造成的生產效益減少等，在促使價格提高上都起著等同的或且更大的作用。
要使邏輯器件達到相當大的產量，像微處理器那樣，則ASIC門電路還是最佳上選（參考文獻3）。大型的CPLD和FPGA器件上何時能裝上這種類型的片芯，在一定程度上取決于這類芯核能用的片上存儲器的數量。Xilinx公司曾宣稱，以0.18mmXCV2000E Virtex-E FPGA所含有"系統"門，是0.22mmXCV1000 Virtex器件的兩倍。但是從Virtex到Virtex-E，邏輯單元電路的數量只增加了50％；門電路的其余增量大部分卻來自數字延遲鎖定回路DLL）成倍的增加，以及片上Block SelectRAM的數量增加了五倍。
從概念上講，嵌套式存儲器作為CPU芯核的一級和二級超高速緩存器，應該是有用武之地的，但是優化的超高速緩存設計要求的陣列電路，比適用于其他邏輯電路的可能要大。否則超高速緩存的功能會因此受到嚴重影響，通用邏輯門電路的可用量也會下降，除非生產廠家另行設置專用的超高速緩存控制器邏輯電路才行。這種片上邏輯電路類似于可編程邏輯器件廠家提供的DLL和PLL及雙端口RAM、內容定址存儲器、FIFO緩沖器以及其他的專用功能的資源。但是又與某些電路不同，超高速緩存邏輯器件的可應用性更為有限。
片子的專用程度越高，應用的領域和用戶就越少，潛在的產量也就越低。
對速度的要求
功能是采用混合式芯片的更為重要的理由。例如，要是你的CPU芯核需要的運行速度只相當于標準產品的速度，那么ASIC就是唯一的選擇。可編程邏輯器件的廠家都宣稱，他們64位的PCI芯核曾達到過66MHz的速度，這些芯核在某些情況下，特別是在非零等待狀態的配置中，可能的確能做到。但是在這樣做時，媒體認為，至少有一些芯核對前端和后端的工具提出了這種不靈活的定位要求，因為在這種設計內用戶的專用部分，達不到門電路數和功能的要求。
不久以前，設計師們也曾對33MHz PCI提出過同樣的問題，所以從溫故知新的角度看，生機盎然的66MHz運行幾乎肯定遲早會到來。
ASIC和可編程邏輯器件之間在I／O緩沖器電性能和速度上的差距，也在迅速地縮小（可參考Dyna Chips公司（www.dyna.com）的DY8000器件，和前面提到過了Altera公司和Xilinx公司的結構）。不過，互連接點豐富的ASIC邏輯器的最高速度一直都比被路由矩陣制約的。
CPLD和受通過－晶體管限制的FPGA的速度要快，在某種程度上說，甚至比反熔絲的FPGA還快。
還有沒有別的用ASIC做的高速邏輯芯核的新的應用領域呢？如果有，這對可編程邏輯器件的靈活性也會增加一定的砝碼。雖然FPGA廠家開始表白他們有信心支持順控制器用于133MHz和雙數據速率（DOR）同步DRAM，以及用于無等待延遲、DDR和四數據速率同步SRAM的存儲控制器，但他們都閉口不談Rambus公司（www.rambus.com）的DRAM（RDRAM）控制器（RAC）。RAC有很高的功能要求，它們從外部到內部的帶寬扇出，會使可編程－邏輯－路由的資源受到破壞。
RDRAM的單存儲器寬度信道接口能實現的系統顆粒度，比它用寬總線SDRAM獲得同樣峰值帶寬所用的最低密度還小。在嵌套式設計中，這個因素具有特別的價值。PC和其他消費類產品的制造商，如Sony公司（www.sony.com）的Playstation2，都在盡量地加大其產量，以求降低目前RDRAM與異步的DRAM和SDRAM相比不斷升高的成本。所以，如果在不遠的將來，混合式芯片的生產廠家會提供可編程邏輯器件與RAC的組合器件，那就沒有什么大驚小怪的了。
許多高速網絡化接口和通信接口規約，對速度的要求也是可編程邏輯器件目前不能處理的難題。其中另外一條對許多器件都是共同的需要的，那就是混合信號集成，這一條也給ASIC－加－可編程－邏輯混合器件帶來了新的生機，除了PLL外，今天的CPLD和FPGA顯然已無法處理模擬信號。專用鐘頻恢復電路和無線基帶處理，是標準單元電路和定制ASIC處理所獨具的模擬功能實例。
在用CPLD和FPGA做較大設計中，功耗仍然是傷腦筋的事情（參考文獻8）。在許多情況下，通過封裝工藝和縮微印刷技術的不斷改進，生產廠家已經能夠使器件的工作電壓逐步降低，從而也使器件能保持（基本上保持）在工作溫度的閾值以下，因為超過工作溫度閾限值器件的功能和長期可靠性就會遭到損壞。I／O緩沖器的靈活性使得可以把這些器件與電源電壓和輸入電平較高、輸出擺幅也較大的那些傳統器件相連接。但是，過高的工頻加上內部邏輯節點頻繁的觸動，會要求增加散熱處理或強制通風冷卻，或兩者都要具備。
在ASIC里加上一些快速邏輯電路就會降低整個器件的功耗；但對芯片的"熱點"仍然不能掉以輕心。
開路先鋒
PCI的被普遍認可不僅是在PC領域，在各式各樣的嵌套式設計中也大受歡迎，這就使生產廠家自然而然地把用PCI做的產品，作為打向混合芯片新天地的第一塊問路石（請閱附文"全體到場了嗎？"）。在開發OR3TP12的過程中，Lncent Technologies公司用一個以ASIC為基礎的85000個門的門陣列64位、66MHz PCI啟動程序目標芯核，來代替72個OR3T55的324個邏輯單元電路。OR3TP12還保留252個可編程邏輯單元，Lucent公司估計能容納專用邏輯30000到60000個門。
以0.35μm工藝制作的OR3TP12上包含有兩個64T32位的啟動程序和兩個64T16位的目標FIFO存儲器。四個16位或兩個32位的信號通道在ASIC芯核和FPGA分隔區之間形成橋路。Lucent公司也剛開始銷售OR3LP26B，這是OR3TP12的改進型號，它以0.25μm工藝制造，可以使FPGA邏輯器件的功能更快，并把PCI芯核與FPGA子陣列之間的互連接點翻了一番。Lucent公司還把OR3LP26B上的FPGA邏輯器件的數量也翻了一番，并改進了在PCI芯核和可編程邏輯器件之間運行的鐘頻分布集成網絡。
在半導體廠家中也只有Lucent公司和Atmel公司，在同一個公司"屋檐"下既有ASIC事業部，又有可編程邏輯事業部。Luecnt公司打算利用這種混合邏輯器件的能力，把PCI再瞄向通信接口市場的其他領域。該公司的ORT4622在2000年的第一季度投產，就是這種打算中的首個例子（圖2）。這種芯片上有四個78MHz、8位、雙向接口變換成有622Mbps同步光纖網絡（SONET）能力的四條全雙工串行信道。
也就是說，這個方法能使2.5千兆位的數據流同時流入和流出ORT4622。這個芯片還集成了一些以模擬為中心的電路，如鐘頻和數據恢復，幀功能和指針解釋器，以及相應的FIFO緩沖器。同樣的器件通過其通用的259引腳FPGA分隔區，能支持許多的后端接口，對此該公司聲稱可容納60000至120000個門電路。Lucent公司用標準單元ASIC制作SONET芯核，也可能對所有今后的ASIC＋FPGA的各種器件，采用標準單元電路的加工工藝。該公司計劃在2000年上半年再推出3種以通信為對象的混合芯片，目前正對DSP芯核的集成進行調研。
Quicklogic公司也正在促使PCI與QL5064和QL5032合作上下功夫（圖3）。5064集成的是64位啟動程序目標芯核（也可用作32位），運行頻率可高達75MHz，而第二種芯片又納入了一個32位專用的啟動程序目標芯核，其工頻速度為33MHz。該公司75MHz的選項產品并不是要嚴格順從PCI的產品，封閉型的機箱系統可能用來提高性能。出于同樣的原因，Lucent公司也對其OR3TP12提供一個50MHz的選項。
QL5064有片上12.7千位的RAM和用戶可配置的反熔絲式邏輯電路近30000門，器件以456引腳的PBGA封裝。
Quicklogic公司目前在評估一種高速的32位專用的啟動程序目標器件，該器件可能從QL5064派生出來，但封裝引腳要少一些。
QL5032是一種208引腳PQFP和26凸緣PBGA封裝，含有16千位片上RAM，并提供可編程邏輯14.5,000門，同樣也是在廠家PASIC3FPGA系列的基礎之上。Quicklogic公司剛把以QL5030為基礎的QL5130投產，有57千位的RAM，13.8,000 FPGA門，同時投產的還有從QL5032派生的QL5232，RAM為25.3千位，FPGA門數為122000個（附文"一個主題，多種表達"）。該公司聲稱其反熔絲技術提供的在PCI芯核和用戶可編程邏輯器件之間堅固耐用的互連點數量，并打算納入覆蓋PCI功能范圍的產品，包括新的標準，如PCI－X,經及高速串行總線和各種通信應用。
微型成為時尚
有些公司已經進行（也可能正計劃進行）把基于ASIC的微處理器或DSP芯核，與可編程邏輯陣列集成組合在一塊芯片上。這些廠家包括Chameleon Systems公司（www.chameleon systems.com）、Malleable Technologies公司（www.malleable com）、Morphics Technology公司（www.morphics.com）、Quick Silver Technology公司（www.quick silvertech.com）及Triscend公司（www.triscend.com）。單片可編程邏輯器件有多種用途：可以立即解決否則要在系統板上做成分立的"膠合邏輯器件"，作為適配協處理器，或實現外設功能的用戶專用集。
與Triscend公司一樣，Semiconductor Design Solutions公司也把其現場可編程系統做在一塊8051芯核的單個芯片上（FIPSOC）（表2）。模擬的和數字的外設子系統都是用戶可編程的。每個數字宏單元包括四個4輸入查表和四個觸發器。可配置的模擬電路塊就能實現專用功能，如差分放大，比較和數據轉換。該公司就用這些塊搭成電路，用作信號調節前端，而不是像更常用的模擬應用中那樣。
三重陣列配置存儲器板使你能在FIPSOC運行中下載新的位流，并迅速地部分地或全部地完成器件的重新配置。
在這越來越擁擠的賽跑中，Atmel公司以其第一個2.7V現場可編程系統級IC（FPSLIC）系列而成為角逐新手。所有的器件都有一個30MIPS以上的AVR RISC微控制器芯核，在其上Atmel公司又加了一個專用的硬件乘法單元，32千字節 的用戶可分隔代碼和數據RAM、多引腳封裝上的SPI、兩個UART、兩個8位的實時計數器、一個16位定時器／計數器，一個看門狗計時器和一個實時時鐘。這種可編程邏輯陣列有576到2304個邏輯單元（估計10000至40000個門）和4.6至18.4千位的專用RAM，是以Atmel公司的AT40K FPGA中派生出來的。
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