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-- 作者：wangxinxin
-- 發(fā)布時間：2010-11-20 8:59:04
-- Altera FPGA/CPLD設計－高級篇

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首先高級篇討論第二章《第2章 Altera器件高級特性與應用》 可編程邏輯器件，尤其是高性能、大容量的FPGA，正逐漸成為系統(tǒng)中的核心組成部分，因此工程師們對其功能和性能的要求也在逐步增加。為了適應這種發(fā)展趨勢，Altera在對傳統(tǒng)的邏輯單元結構進行改進的同時，也逐漸在其FPGA中增加了越來越多的專用電路，用來實現(xiàn)復雜的功能，實現(xiàn)高速的接口和互連，使得FPGA看起來就像一個可編程的片上系統(tǒng)（SOPC）。理解和掌握這些專用電路的原理和用法，對設計工程師來說非常重要。因為，在一些高速的設計中，如DDR SDRAM控制器和LVDS高速接口，純粹依靠傳統(tǒng)的邏輯電路難以達到理想的性能要求，這時就必須依賴FPGA內(nèi)部的專用硬件電路來輔助實現(xiàn)高性能的設計。這一點也使得設計與器件更加相關（Device Dependent），有人認為這會在一定程度上影響設計的可移植性，但是目前這的確是一個發(fā)展趨勢。在本章內(nèi)容中，我們將逐一介紹Altera器件中的一些專用電路以及它們的用法，希望能夠對讀者有幫助。本章主要內(nèi)容如下： •時鐘管理； •片內(nèi)存儲器； •數(shù)字信號處理； •片外高速存儲器； •高速差分接口和DPA； •高速串行收發(fā)器。 2.1 時鐘管理這一節(jié)給出的是Altera Timing的基本概念一、時鐘偏斜（Skew）和抖動（Jitter）時鐘偏斜（Skew）是指在時鐘分配系統(tǒng)中到達各個時鐘末端（器件內(nèi)部觸發(fā)器的時鐘輸入端）的時鐘相位不一致的現(xiàn)象，如圖2-1所示。時鐘偏斜主要由兩個因素造成：一是時鐘源之間的偏差，例如同一個PLL所輸出的不同的時鐘信號之間的偏斜；另一個是時鐘分配網(wǎng)絡的偏斜。時鐘偏斜是永遠存在的，但是其大到一定程度，就會嚴重影響設計的時序，因此需要用戶在設計中盡量減小其影響。 <img src="http://bbs.eccn.com/pic/2005126134716.gif" align="left"/> 時鐘抖動是指時鐘邊沿的輸出位置和理想情況存在一定的誤差，如圖2-2所示為抖動的示意圖。抖動一般可以分為確定性抖動和隨機抖動：確定性抖動一般比較大，而且可以追蹤到特定的來源，如信號噪聲、串擾、電源系統(tǒng)和其他類似的來源；隨機抖動一般是由環(huán)境內(nèi)的因素造成的，如熱干擾和輻射等，而且往往難以追蹤 <img src="http://bbs.eccn.com/pic/2005126134830.gif" align="left"/>
說明：上面顯示的是代碼內(nèi)容。您可以先檢查過代碼沒問題，或修改之后再運行.

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