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高速高密度已逐步成為許多現(xiàn)代電子產(chǎn)品的顯著發(fā)展趨勢之一,高速高密度PCB設(shè)計技術(shù)即成為一個重要的研究領(lǐng)域。

與傳統(tǒng)的PCB設(shè)計相比,高速高密度PCB設(shè)計有若干關(guān)鍵技術(shù)問題,需要開發(fā)新的設(shè)計技術(shù),有很多理論問題和技術(shù)問題尚待深入研究。同時,對高速高密度PCB要求越來越高,使高速高密度PCB設(shè)計不斷面臨新的問題;大量相關(guān)研究成果的不斷出現(xiàn),推動高速高密度PCB設(shè)計技術(shù)不斷發(fā)展。本文介紹高速高密度PCB設(shè)計的關(guān)鍵技術(shù)問題(信號完整性、電源完整性、EMC /EM I和熱分析)和相關(guān)EDA技術(shù)的新進展,討論高速高密度PCB設(shè)計的幾種重要趨勢。

關(guān)鍵技術(shù)問題

高速高密度PCB設(shè)計的關(guān)鍵技術(shù)問題主要有信號完整性( signal integrity, SI) 、電源完整性(power integrity, P I) 、EMC /EM I和熱分析。

信號完整性

信號完整性主要指信號在信號線上傳輸?shù)馁|(zhì)量1當(dāng)電路信號能以要求的時序( timing) 、持續(xù)時間和電壓幅值到達接收芯片的引腳時,該電路就有好的信號完整性。當(dāng)信號不能正常響應(yīng)或信號質(zhì)量不能使系統(tǒng)長期穩(wěn)定工作時,就

出現(xiàn)了信號完整性問題。信號完整性問題主要表現(xiàn)為:延遲、反射、過沖、振鈴、串?dāng)_、時序、同步切換噪聲、EM I等。

信號完整性問題將直接導(dǎo)致信號失真、時序錯誤,以及產(chǎn)生錯誤的數(shù)據(jù)、地址和控制信號,從而造成系統(tǒng)出錯甚至癱瘓。通常,對數(shù)字芯片而言,高于V IH的電平是邏輯1,低于V IL的電平是邏輯0,在VIL ～VIH之間的電平是不確定狀態(tài)。對于有振鈴的數(shù)字信號,當(dāng)振蕩電平進入VIL ～VIH的不確定區(qū)時,就可能引起邏輯錯誤。數(shù)字信號的傳輸必須有正確的時序。一般的數(shù)字芯片都要求數(shù)據(jù)必須在時鐘觸發(fā)沿的tsetup前就要穩(wěn)定,才能保證邏輯的時序正確。信號傳輸延遲的時間太長,則可能在時鐘的上升沿或下降沿處接收不到正確的邏輯,從而引起時序錯誤。

引起信號完整性問題的原因較復(fù)雜,元器件的參數(shù)、PCB的參數(shù)、元器件在PCB上的布局、高速信號的布線等都是影響信號完整性的重要因素。信號完整性是個系統(tǒng)問題,研究和解決信號完整性問題必須用系統(tǒng)的觀點。

相對而言,人們對信號完整性問題的研究經(jīng)歷了幾十年,取得了很多重要的理論與技術(shù)成果,積累了豐富的經(jīng)驗。很多信號完整性技術(shù)已比較成熟,已得到廣泛應(yīng)用。

電源完整性

電源完整性主要指高速系統(tǒng)中,電源分配系統(tǒng)(powerdistribution system, PDS)在不同頻率上,阻抗特性不同,使PCB上電源層與地層間的電壓在電路板的各處不盡相同,從而造成供電不連續(xù),產(chǎn)生電源噪聲,使芯片不能正常工作。同時,由于高頻輻射,電源完整性問題還會帶來EMC /EM I問題。在高速度、低工作電壓的電路中,電源噪聲的危害尤為嚴(yán)重。

電源完整性的提出,源于在不考慮電源的影響下基于布線和器件模型而進行信號完整性分析時所帶來的巨大誤差。

相對而言,對電源完整性的研究起步較晚,理論研究和技術(shù)手段尚不夠成熟,是目前高速高密度PCB設(shè)計最大的挑戰(zhàn)之一。目前主要是采取一些通行的措施,在一定程度上,盡量減小由電源完整性問題帶來的不利影響。所采取的主要措施,一是優(yōu)化PCB的疊層、布局和布線設(shè)計;二是適當(dāng)增加退耦電容。當(dāng)系統(tǒng)頻率小于300～400 MHz時,在適當(dāng)?shù)奈恢迷O(shè)置合適的電容,有助于減小電源完整性問題的影響。但是,當(dāng)系統(tǒng)頻率更高時,退耦電容的作用很小。在這種情況下,只有通過優(yōu)化PCB設(shè)計來減小電源完整性問題的影響。

EMC

EMC ( electro-magnetic compatibility)通常定義為:“設(shè)備或系統(tǒng)在其電磁環(huán)境中能正常工作且不對該環(huán)境中任何事物構(gòu)成不能承受的電磁騷擾的能力�！币灿械亩�義為:“是研究在有限的空間、有限的時間和有限的頻譜資源條件下,各種用電設(shè)備(分系統(tǒng)、系統(tǒng),廣義的還包括生物體)可以共存并不至引起降級的一門科學(xué)。”

EMC主要研究EM I ( electro-magnetic interference) 和EMS( electro-magnetic suscep tibility)兩方面的內(nèi)容。EM I的產(chǎn)生是由于電磁干擾源通過耦合路徑將能量傳遞給敏感系統(tǒng)造成的。它包括由導(dǎo)線和公共地線的傳導(dǎo)、通過空間輻射或通過近場耦合三種基本形式。

電子產(chǎn)品的EMC非常重要,目前許多國家和地區(qū)都有嚴(yán)格的、齊全的EMC標(biāo)準(zhǔn),越來越多的電子產(chǎn)品必須通過相關(guān)的EMC測試認(rèn)證才能進入市場。而且,隨著電磁環(huán)境的日益惡化,對電子產(chǎn)品的EMC要求會越來越高。

相對而言, EMC問題最為復(fù)雜。當(dāng)上升(下降)時間( rise time or fall time)由5 ns減小為2.5 ns, EM I將提高約4倍。EM I的頻譜寬度與上升時間成反比1EM I的輻射強度與頻率的平方成正比1這類EM I輻射的頻率范圍約為數(shù)十MHz至數(shù)GHz。這些高頻對應(yīng)的波長很短, PCB上很短的連接線甚至芯片內(nèi)的互連線都可能成為高效的發(fā)射或接收天線,進而引起嚴(yán)重的EMC問題。Henry Ott咨詢公司總裁Henry W Ott在東部PCB 設(shè)計研討會( PCB Design Conference-East)上的主題演講中強調(diào):“在高速設(shè)計的時代, PCB設(shè)計人員如果不更多地了解EMC問題,將會面臨許多意想不到的問題�！薄坝捎谠O(shè)計速度更快,且無線設(shè)計已越來越普遍, EMC將成為一個更為巨大的挑戰(zhàn)�！�

由于EMC的復(fù)雜性,加上現(xiàn)代電子產(chǎn)品對EMC的要求越來越高, EMC技術(shù)將是一個需要長期研究的重要領(lǐng)域。目前預(yù)防和解決EMC問題,主要是遵循一些通行的PCB設(shè)計約束規(guī)則,但具體采用那些規(guī)則,效果如何,則必須具體問題具體分析,在很大程度上取決于設(shè)計人員的理論水平和實際經(jīng)驗。

熱分析

廣泛應(yīng)用的CMOS數(shù)字芯片的動態(tài)功耗隨工作速度的提高而變大, 如CMOS反相器的動態(tài)功耗Pdyn = CLV2DDf0→1 。由于集膚效應(yīng),連接導(dǎo)線的有效導(dǎo)電截面積隨頻率的升高而減小,導(dǎo)致連接導(dǎo)線的電阻隨頻率的升高而變大(Rac∝ f)。連接導(dǎo)線還有電感,感抗(2πfL )也隨頻率的升高而變大。連接導(dǎo)線的阻抗可視為二者的串聯(lián)。可見連接導(dǎo)線的功耗也隨工作速度的提高而變大。功耗變大即熱量增多。元器件的高密度引腳封裝和小型化封裝,以及PCB上元器件密度增大,都使散熱條件變差。這些因素可導(dǎo)致PCB溫度過高。

電子元器件都有規(guī)定的工作溫度范圍,溫度升高會引起元器件性能下降和過早失效,溫度過高會燒壞元器件、PCB線路( PCB traces) 、過孔( vias)等。因此,高速高密度PCB的熱分析也是很重要的。通過熱分析,確定PCB的熱場分布、元器件和焊點的溫度,確定PCB設(shè)計中潛在的散熱和可靠性問題,以便有針對性地采取必要的措施。

高速高密度PCB的熱分析涉及傳熱理論、元器件的熱模型、元器件的布局、電路的工作模式(如靜態(tài)與動態(tài)) 、自然與人工散熱措施等多種復(fù)雜因素,所以這一工作很難由人工完成。有些EDA工具雖有熱分析功能,但遠不能滿足高速高密度PCB設(shè)計的需要。

順便指出,高速高密度PCB 中的信號完整性、電源完整性、EMC/EM I等問題,相互影響,相互制約。在PCB 設(shè)計過程中,需要綜合考慮這些問題。

相關(guān)EDA技術(shù)的新進展

從高速高密度PCB的關(guān)鍵技術(shù)問題可見,傳統(tǒng)的PCB設(shè)計方法已不能適應(yīng)高速高密度PCB設(shè)計的需要，據(jù)專家介紹:“要進行高速系統(tǒng)設(shè)計,首先要有較強的高速設(shè)計概念及高速設(shè)計理論,規(guī)范的設(shè)計流程,利用先進的高速設(shè)計工具,進行充分的預(yù)分析,獲得一定的約束規(guī)則,嚴(yán)格按照規(guī)則驅(qū)動布局布線,嚴(yán)格進行后仿真驗證,確保設(shè)計的準(zhǔn)確性,反復(fù)通過這種設(shè)計流程實踐,可以不斷提高速設(shè)計領(lǐng)域的設(shè)計技能。”可見,對高速高密度PCB設(shè)計而言,除了要具備必要的理論知識和實際經(jīng)驗外,先進的EDA工具的幫助是至關(guān)重要的。利用EDA工具的仿真功能,可以判斷功能是否正確、性能如何;可以判斷改進的方向是否正確、效果如何;可以對不同的方案進行比較與選擇。

對高速高密度PCB設(shè)計,從原理圖設(shè)計到PCB設(shè)計一般都是在EDA工具的幫助下完成的。目前盛行的EDA工具有Protel、PADS、OrCAD、Cadence、Mentor等。這些EDA工具各有特點,其功能與用法從很多文獻和網(wǎng)站上都可以查到。一些EDA工具都不同程度地支持PCB仿真,包括信號完整性仿真、電磁干擾仿真、熱仿真等。對PCB信號完整性和電磁干擾仿真較成功的有Cadence、Mentor等; 對PCB熱仿真較成功的有FLOTHERM、Auto Therm、BETAsoft、Quick Thermal等。下面主要介紹這些仿真功能的新進展。

對信號完整性仿真, Cadence的SpectraQuest是一個較好的仿真工具,利用它可以在設(shè)計前期進行建模、仿真,從而形成約束規(guī)則指導(dǎo)后期的布局布線,提高設(shè)計效率。Cadence在2004年6 月推出了專門針對千MHz的仿真器MGH,可以在幾秒之內(nèi)完成數(shù)萬B IT千MHz信號的仿真,使仿真功能更加強大。

由于電源完整性是一個新挑戰(zhàn),目前仿真工具相對較少。據(jù)介紹, Cadence的電源完整性工具P I已推向市場,并已成功應(yīng)用到一些客戶的設(shè)計中。

目前EMC /EM I的仿真效果是最差的, 主要是因為EMC /EM I的復(fù)雜性。目前主要采用專家檢查的方式,即按照國際通用標(biāo)準(zhǔn)將EMC/EM I問題變成PCB上布局布線的規(guī)則。Cadence的EMControl就是這樣一個類似于專家系統(tǒng)的規(guī)則檢查工具,同時還提供客戶化的接口,方便客戶編寫適合于本公司的EMC /EM I檢查規(guī)則。Mentor Graphics的Quiet Expert可以檢查引起EM I問題的不正確的布線結(jié)構(gòu),找出問題,并給出導(dǎo)致EM I問題的原因和建議的解決方案。在三維分析方面, Ansoft、Ap sim等可提供專門的工具和方法,且這些工具可與Cadence和Mentor Graphics的系統(tǒng)工具配合使用。

FLOTHERM是一個電子行業(yè)熱分析的標(biāo)準(zhǔn)軟件,是基于計算流體力學(xué)(CFD)的熱分析軟件。全球范圍內(nèi)有數(shù)以千計的公司用FLOTHERM來交換熱模型。領(lǐng)先的電子部件生產(chǎn)商向他們的客戶提供其產(chǎn)品的FLOTHERM 模型。

Auto Therm板級熱分析工具將PCB 的熱分析移至設(shè)計過程的早期,實現(xiàn)PCB設(shè)計的一次成功和改善PCB的可靠性。Auto Therm自動從LAYOUT或Fablink數(shù)據(jù)庫中生成完整的熱模型,加快電路板、元器件和環(huán)境的熱定義,減少熱分析的執(zhí)行時間。分析結(jié)果可以定制以圖形、圖表和報告的方式。采用what-if分析方式,通過改變邊界條件、放置器件和增加散熱器或風(fēng)扇,快速分析并提出在不同條件下板級熱分布狀況。Auto Therm可進行穩(wěn)態(tài)和瞬態(tài)的傳導(dǎo)、對流和輻射分析,進而研究冷卻失效和循環(huán)過程的瞬態(tài)效應(yīng)。

BETAsoft通過確定PCB的溫度及其梯度、元器件和焊點的溫度,可以方便地確定設(shè)計中潛在的散熱和可靠性問題。由于采用了局部變步長的有限元微分法,與傳統(tǒng)的有限元算法相比,其計算速度大大提高。針對熱傳導(dǎo)、對流和輻射情況,BETAsoft可建立復(fù)雜的三維氣流與熱場模型,并考慮元器件上是否加裝了散熱片、芯片風(fēng)扇、導(dǎo)熱墊等散熱裝置。BETAsoft的分析結(jié)果與實際測量結(jié)果的誤差可達到10%以下。

Quick Thermal能實現(xiàn)PCB設(shè)計的在線實時熱分析,可快速、靈活、方便地評估PCB的熱狀態(tài)。具有靈活的熱分析環(huán)境設(shè)定、元器件屬性設(shè)定功能,以便快速折衷。具有直觀的實時等溫圖結(jié)果顯示、報警顯示等功能。此外,Altium的Protel 2004在仿真功能方面也有明顯增強。

若干發(fā)展趨勢

芯片設(shè)計、封裝設(shè)計和PCB板級設(shè)計密不可分

對于硅片上的設(shè)計流程,需要考慮采用一個合適的封裝與PCB匹配,芯片設(shè)計的總體布局不僅受到工藝的限制,同時也要兼顧PCB板級的許多制約因素。必須考慮哪里將出現(xiàn)信號的不連續(xù)性,哪里會出現(xiàn)匹配問題。對芯片的封裝而言,與PCB匹配是一個方面,更重要是合適的封裝選擇對解決PCB板級的信號完整性、EMC/EM I等問題大有幫助。例如,有些在PCB 上很難解決的時序問題,在封裝中很容易解決。新的封裝設(shè)計在于減小芯片的寄生參數(shù),進而削弱寄生效應(yīng)。芯片的寄生效應(yīng)包括接地反彈和噪聲、傳播延遲、邊緣速率、頻率響應(yīng)、輸出引線時滯、天線效應(yīng)等。新的封裝設(shè)計主要包括多重接地和電源引腳、短引線以及使引腳之間電容耦合最小的布局。新的封裝設(shè)計對提高EMC性能效果顯著。例如,DQFN封裝有更小的引線框架并且利用封裝焊接端子來代替外部引線,極大地減小了封裝連接線長度和相關(guān)的寄生參數(shù)。與TSSOP封裝相比,DQFN封裝連線長度減小大于50%。

因此,對高速高密度PCB設(shè)計而言,芯片設(shè)計、封裝設(shè)計和PCB板級設(shè)計越來越密不可分,需要設(shè)計人員同時考慮Silicon-Package-Board的設(shè)計,并協(xié)調(diào)它們之間的相互關(guān)系。這也是EDA廠商需要長期面對的一大難題。

Cadence是系統(tǒng)級流程設(shè)計的領(lǐng)先者,其Allegro平臺即涵蓋了板級設(shè)計和封裝級設(shè)計,且可以和Cadence的其他幾個芯片設(shè)計平臺串接起來,形成完整的設(shè)計鏈,實現(xiàn)數(shù)據(jù)的有效交換和溝通。此外, Cadence的VSIC ( virtual system interconnect) 設(shè)計方法是一種新的Silicon-Package-Board協(xié)同設(shè)計方法,它使得設(shè)計人員在設(shè)計早期就可以考慮整個系統(tǒng)引起的時序或信號完整性問題,解決了千MHz信號設(shè)計的一大難題。

EDA工具的作用越來越重要

一方面,就高速高密度PCB 的關(guān)鍵技術(shù)問題而言,其中任何一個的完善解決都離不開EDA工具的幫助。另一方面,對高速高密度PCB 越來越高的要求,反過來促使EDA廠商不斷研發(fā)更優(yōu)秀的EDA工具。二者形成良性循環(huán),關(guān)系越來越密切�？梢钥隙�,在高速高密度PCB設(shè)計中, EDA工具的作用越來越重要。對設(shè)計人員來說,及時掌握并恰當(dāng)應(yīng)用先進的EDA工具,將成為必須具備的素質(zhì)之一。

目前, EDA所涉及的領(lǐng)域很廣泛,包括網(wǎng)絡(luò)、通信、計算機、航空航天等。產(chǎn)品則涉及系統(tǒng)板級設(shè)計、系統(tǒng)數(shù)字/中頻模擬/數(shù)�；旌�/射頻仿真設(shè)計、系統(tǒng)IC /ASIC /FPGA的設(shè)計/仿真/驗證、軟硬件協(xié)同設(shè)計等。有許多廠商從事EDA工具的研發(fā),最具代表性的有Cadence、Mentor Graphics、Synop sis等。各廠商都有自己的強項產(chǎn)品。從市場占有看, Cadence的強項產(chǎn)品為IC板圖設(shè)計和服務(wù),MentorGraphics的強項產(chǎn)品為PCB設(shè)計和深亞微米IC設(shè)計驗證和測試, Synop sis的強項產(chǎn)品為邏輯綜合。任何一家廠商都很難提供滿足各種不同設(shè)計需要的最強的設(shè)計流程。廠商采用產(chǎn)品標(biāo)準(zhǔn)化的方法來解決這一難題,即允許設(shè)計人員在其設(shè)計流程中使用多家公司的強項產(chǎn)品,組成最佳的設(shè)計流程。

并行設(shè)計會得到廣泛應(yīng)用

隨著電子產(chǎn)品競爭的日益激烈,盡量縮短產(chǎn)品的設(shè)計周期,盡快將產(chǎn)品推向市場,是十分重要的。新近推出的并行設(shè)計方法,對縮短大型電子系統(tǒng)的設(shè)計周期,是一條重要途徑。并行設(shè)計也稱為協(xié)同設(shè)計,就是把一大塊電路板分割成幾個部分,有幾個人同時進行設(shè)計。目前,有的并行設(shè)計工具已能實現(xiàn)各部分設(shè)計之間的對接與整合,能“看見”其他設(shè)計人員的設(shè)計,甚至能實現(xiàn)完全實時的并行設(shè)。Mentor Graphics的EDA 工具在并行設(shè)計方面具有優(yōu)勢,2004年底推出的全動態(tài)并行設(shè)計工具ExtremePCB功能更強,能實現(xiàn)完全實時的并行設(shè)計。Cadence的并行設(shè)計工具也將在下一版本中推出。

結(jié)束語

高速高密度是許多電子產(chǎn)品的顯著發(fā)展趨勢之一,研究高速高密度PCB設(shè)計技術(shù)具有重要的實際意義。高速高密度PCB 設(shè)計技術(shù)十分復(fù)雜, 受元器件、PCB 板材、EMC、EDA等技術(shù)水平的制約,與之相關(guān)的研究工作都在大力推進,新材料、新工藝、新產(chǎn)品、新技術(shù)等不斷出現(xiàn),使高速高密度PCB設(shè)計不斷面臨新的問題,同時也推動高速高密度PCB設(shè)計技術(shù)不斷向前發(fā)展。本文的討論對高速高密度PCB設(shè)計技術(shù)的研究與應(yīng)用具有指導(dǎo)作用。