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由于接觸和使用較早等原因，國內的Protel用戶為數眾多，他們在選擇Cadence高速PCB解決方案的同時，

都面臨著如何將手頭的Protel設計移植到Cadence PCB設計軟件中的問題。

　　在這個過程當中碰到的問題大致可分為兩種：一是設計不很復雜，設計師只想借助Cadence CCT的強大自動布線功能完成布線工作；二是設計復雜，設計師需要借助信噪分析工具來對設計進行信噪仿真，

設置線網的布線拓撲結構等工作。

　　對于第一種情況，要做的轉化工作比較簡單，可以使用Protel或Cadence提供的Protel到CCT的轉換工具來完成這一工作。對于第二種情況，要做的工作相對復雜一些，下面將這種轉化的方法作一簡單的介紹。

　　Cadence信噪分析工具的分析對象是Cadence Allegro的brd文件，而Allegro可以讀入合乎其要求的第三方網表，Protel輸出的Telexis格式的網表滿足Allegro對第三方網表的要求，這樣就可以將Protel文件注入Allegro。

　　這里有兩點請讀者注意。首先，Allegro第三方網表在$PACKAGE段不允許有“.”；其次，在Protel中，我們用BasName[0:N]的形式表示總線，用BasName[x]表示總線中的一根信號，Allegro第三方網表中總線中的一根信號的表示形式為Bas NameX，讀者可以通過直接修改Protel輸出的Telesis網表的方法解決這些問題。

　　Allegro在注入第三方網表時還需要每種類型器件的設備描述文件Device.txt文件，它的格式如下：

Package: package type

Class: classtype

Pincount: total pinnumber

Pinused: ...

　　其中常用的是PACKAGE，CLASS，PINCOUNT這幾項。PACKAGE描述了器件的封裝，但Allegro在注入網表時會用網表中的PACKAGE項而忽略設備描述文件中的這一項。CLASS確定器件的類型，以便信噪分折，Cadence將器件分為IC,IO，DISCRETE三類。PINCOUNT說明器件的管腳數目。對于大多數器件，Device.txt文件中包含有這三項就足夠了。

　　有了第三方網表和設備描述文件，我們就可以將Protel中原理圖設計以網表的形式代入到Cadence PCB設計軟件中，接下來，設計師就可以借助Cadence PCB軟件在高速高密度PCB設計方面的強大功能完成自己的設計。