線性調頻信號可以獲得較大的壓縮比，有著良好的距離分辨率和徑向速度分辨率，作為一種常用的脈沖壓縮信號，已廣泛應用于高分辨率雷達領域^[1]。傳統(tǒng)的獲得線性調頻信號主要借助模擬方法，由于模擬方法對環(huán)境溫度比較敏感、信號波形比較單一、難以實現高的線性調頻度、電路復雜及信號間的相關性不理想等，從而制約了雷達整機性能的提高^[1]。

DDS（直接數字頻率合成）技術是解決這一問題的最好辦法，DDS技術從相位的概念出發(fā)進行頻率合成，采用數字采樣存儲技術，可以產生點頻、線性調頻、ASK、FSK等各種形式的信號，并且其幅度和相位一致性都很好，具有電路控制簡單、方便靈活、可靠性高、相位精確、頻率分辨率高、頻率切換速度快、輸出信號相位噪聲低、易于實現全數字化設計等突出的優(yōu)點。

在雷達系統(tǒng)中采用DDS技術可以靈活地產生不同載波頻率、不同脈沖寬度、不同脈沖重復頻率等參數的信號，為雷達的設計者提供了全新的思路。

1 DDS技術的基本原理

DDS是一種全數字化的頻率合成器，由相位累加器、正弦波形ROM存儲器、D/A轉換器和低通濾波器構成，如圖1所示。

輸出信號波形的頻率表達式為：

式中，fclk為參考時鐘頻率，Δφ為相位增量，表現以多大的間隔對信號相位進行累加，也稱為頻率控制字，N為相位累加器的位數。

由式（1）看出，DDS的頻率分辨率即最低頻率為：

所以，只要N足夠大，DDS可得到很小的頻率間隔，要改變DDS的輸出信號的頻率，只要改變Δφ即可。

可見，當參考時鐘頻率給定后，輸出信號的頻率取決于頻率的控制字，頻率分辨率取決于累加器的位數，相位分辨率取決于ROM的地址線位數，幅度量化取決于ROM的數據字長和D/A轉換器的位數。

2 基于FPGA的DDS軟件編程產生線性調頻信號

利用專用DDS芯片是目前比較流行的信號產生方法，專用DDS芯片把所有功能集中在一塊芯片上，需要設計者依次為平臺進行開發(fā)^[3]。而基于FPGA（現場可編程門陣列）的DDS軟件編程則根據DDS技術的基本原理，充分利用了FPGA作為大規(guī)模芯片的資源優(yōu)勢和高速運算能力，除了能產生專用DDS芯片所具備的單頻連續(xù)波、非連續(xù)波、各種形式的線性調頻信號以外，還可以借助FPGA龐大的資源優(yōu)勢和內部存儲器，使非線性調頻等更復雜的信號更容易實現。

2.1 系統(tǒng)構成

在具體實現過程中主要采用一塊基于FPGA的雷達信號處理卡，既可以采集來自雷達接收機的中頻、視頻信號并對其進行數字信號處理，又可以自身模擬產生雷達中頻、視頻信號進行數字信號處理或不處理直接送往雷達信號處理機。雷達信號處理卡的硬件電路結構圖如圖2所示。

FPGA采用Xilinx公司的10萬門FPGA芯片XC2S100E，其配置芯片為Xilinx公司的1Mbit容量PROM芯片XC18V01，以主動串行方式對FPGA進行上電配置，A/D、D/A轉換器分別為ADI公司12位高速A/D數轉換芯片AD9224與14位高速D/A轉換芯片AD9764。SRAM采用Cypress公司的256k×16bits SRAM芯片CY7C1041。

設計中利用FPGA實現32位/33MHz的PCI接口邏輯，進行實時信號采集和傳輸控制，由于FPGA具有層次化的存儲器系統(tǒng)，其基本邏輯功能塊可以配置成16×1、16×2或32×1的同步RAM，或16×1的端口同步RAM。因此，可以在FPGA內部配置高速雙口SAM用來作為信號傳輸的數據緩沖器。同時，為了節(jié)省FPGA的內部邏輯資源，在FPGA外圍配置了適當的SRAM用來存儲數據。

結合本處理卡的結構特點，硬件采用FPGA與高速D/A方案產生線性調頻信號，在FPGA內部實現DDS電路,FPGA輸出全數字線性調頻信號送往高速D/A轉換器得到最終的模擬線性調頻信號，由于本處理卡采用PCI總線結構，因此可通過計算機實時修改線性調頻信號的參數設置，改善了人機接口，提高了系統(tǒng)的靈活性。

2.2 FPGA軟件編程實現線性調頻信號的原理

圖1所示的DDS電路產生的是固定頻率的正弦波信號，信號頻率受相位增量Δφ控制，若要產生線性調頻信號，則必須實時改變Δφ，使Δφ根據頻率步進量fstep而線性變成，因此，基于FPGA軟件編程實現線性調頻信號時，需要在FPGA內部實現頻率累加器、相位累加器、正弦波形ROM存儲器等電路，FPGA軟件編程實現線性調頻信號的原理圖如圖3所示。

產生線性調頻信號時，每來一個時鐘脈沖，軟件編程控制頻率累加器產生線性增加的瞬時頻率，然后經過相位累加器運算輸出線性調頻信號的瞬時相位，以此相位值尋址正弦值存儲表，通過查表得到與相位值對應的幅度量化值；在下一個周期來臨時，頻率累加寄存器一方面將在上一個時鐘周期作用后所產生的新的頻率數據反饋到頻率加法器的輸入端，以使頻率加法器繼續(xù)累加，頻率累加的瞬時值與上一個周期相位累加器反饋到相位加法器輸入端的數據累加，然后再依此周期累加的相位值重新尋址正弦值存儲表，得到對應的幅度量化值。依此循環(huán)，幅度量化值經累加，并經D/A轉換器得到連續(xù)的階梯波，經低通濾波器濾除高頻分量，最后即可得到所需線性調頻信號^[4]。

已知系統(tǒng)工作時鐘f_clk、頻率累加器與相位累加器位數N，要產生中頻為F0、帶寬為B、時寬為T的線性調頻信號，其頻率步進編程見圖4。在FPGA軟件編程時只需計算起始頻率f_start和頻率步進量f_step即可。

起始頻率f_start和頻率步進量f_step計算公式如下：

VHDL語言中數值表示方法采用二進制，所以通過式(3)、式(4)計算的結果二進制數，無量綱。

經過頻率累加器輸出的是嚴格線性增長的瞬時頻率。在實際過程中，相位累加器的輸出是經過相位截斷再進行尋址，從而引入了一定的相位誤差，雖然這一誤差會影響到線性調頻信號的線性度，但是調頻斜率為相位的二次導數，相位截斷誤差本身已很小，所以對調頻線性度的影響就更小了。

2.3 FPGA的軟件編程實現線性調頻信號的部分程序

本程序完全遵照上述的FPGA軟件編程實現現行調頻信號的原理編寫，采用VHDL語言來進行描述，以下是部分源程序。

1）線性調頻脈沖信號產生（系統(tǒng)時鐘頻率40MHz，線性調頻脈沖信號脈寬25μs，中頻1.5MHz、調頻帶寬1MHz）

dds_fstart<=“000001100110011001100110”，//設置線性調頻信號初始頻率為1MHz，由式（3）可計算出

dds_phase_start<=“0000000000000000000000”；//設置線性調頻信號初始化初始相位為0

dds_fstep<=conv_std_vector（419，43）；//設置線性調頻信號頻率步進為419.43，對應調頻帶寬為1MHz，時寬為25μs，由式（4）可計算出

2.4 與DDS專用芯片方法的比較

由于基于FPGA的DDS軟件編程同樣利用了DDS技術的基本原理，主要部分均由頻率累加器、相位累加器、相位幅度轉換器組成，所以與DDS專用芯片方法的方法一樣，所產生的信號具有可通過編程靈活控制參數、具有高的調頻線性度、頻率穩(wěn)定度等DDS技術特有的優(yōu)點。但是與DDS專用芯片方法相比，有自己的優(yōu)勢和不足。

由輸出信號的頻率分辨率Δf=fclk/2N可知，本系統(tǒng)的參考時鐘頻率為fclk為40MHz，相位累加器的位數N為24位，而DDS專用芯片，如AD9854的相位累加器的位數N為48位，雖然本系統(tǒng)產生的線性調頻信號在精度和速度上略有不足，但已能基本滿足絕大多數系統(tǒng)的使用要求。若要產生更低頻率及更精確的波形，可以提高分辨率并相應減小基準時鐘，這在FPGA中實現起來相比比較容易。

另一方面，基于FPGA的系統(tǒng)功能完全取決于設計需求，可以復雜也可以簡單，而且FPGA芯片還可在系統(tǒng)現場升級，使系統(tǒng)具有較大的可擴展性。另外，將DDS設計嵌入到FPGA芯片所構成的系統(tǒng)中，只是充分利用了FPGA的系統(tǒng)的軟件資源，其系統(tǒng)的硬件成本并不會增加多少，而購買專用DDS芯片則使系統(tǒng)的硬件成本和體積等增加很多，因此，采用基于FPGA的DDS軟件編程技術具有較高的性價比，并提高了系統(tǒng)的性能和可靠性。

3 實驗結果

首先對VHDL代碼進行了時序仿真，然后將編譯綜合后的BIT文件下載到FPGA芯片中進行系統(tǒng)聯調。實驗表明，采用FPGA軟件編程技術較好地實現了線性調頻信號的產生，而且信號波形比較穩(wěn)定。

圖5為利用Modelsim軟件對比設計所產生的信號進行仿真得到的時序仿真圖，從中可以看出，在每個觸發(fā)周期內，所產生信號的變成頻率在不斷線性增加，可較明顯地看出產生的是線性調頻信號。

圖6為實際調試過程中產生的一個脈寬為7μs，中頻為7.5MHz，調頻帶寬為5MHz的線性調頻脈沖信號在示波器上的截圖。從圖中可以看出，本系統(tǒng)所產生的線性調頻信號取得了較好的效果，能夠滿足實際工程中的應用，在雷達系統(tǒng)中有較好的應用前景。

本文原理以及基本系統(tǒng)亦可用于構成產生相位編碼脈沖信號等其他形式的復雜雷達信號形式，具有較大的可擴展性。