與現行廣播相比，數字音頻廣播（digital audio broadcasting，簡稱dab）這種新的傳輸系統憑借其諸多優點而引起了國際通信行業的矚目，并獲得了迅速的發展。我國廣播電影電視行業標準《30～3000mhz地面數字音頻廣播系統技術規范》自2006年6月1日起實施。 該標準是dab標準，適用于移動和固定接收機傳送高質量數字音頻節目和數據業務。

由于手機電視將為2008北京奧運提供服務，國內多家單位已積極致力于dab的研制開發。本文將介紹dab接收機的樣機設計。

系統的性能要求

歐洲dab系統規定了4種模式，本設計采用的是第1種模式，具體參數如表1所示。其中，l表示一幀的符號數，k表示每個符號的子載波個數，t_f表示一幀的持續時間，t_null表示空符號持續時間，t_s表示每個符號的持續時間，t_u表示有效符號的持續時間，δ表示保護間隔的持續時間。

表1 第1種dab傳輸模式的具體參數

采用這一模式的設計要求為：帶寬1.536mhz，載波頻率174～240mhz，誤碼率不超過10-4。

方案原理及設計思路

1 方案原理框圖

dab接收機原理框圖如圖1所示。dab接收機將從天線接收到的信號經過高頻頭轉為中頻模擬信號，放大后進行a/d變換，得到數字信號。其中a/d采樣時鐘受晶振vcxo的控制，采樣時鐘偏移由采樣時鐘同步部分估計得到。a/d轉換后的數據一路做agc檢測去控制高頻頭的輸出，另一路經過r/c變換成fft所需要的兩路實虛部數據信號。時間同步部分估計得到一個時域符號的同步頭，并粗略地估計由于收發頻率不一致而引起的頻偏。經過fft變換后，頻率同步單元定出fft的窗口位置，校正帶有頻偏的數據。校正后的數據經過信道估計，得到當前實時的信道響應，經過信道均衡處理以消除信道多徑衰落的影響，然后再經過解映射軟判決譯碼和解擾，然后將音頻信號送入信道解碼器解碼，接著進行信源解碼和音頻綜合，最后經d/a還原成模擬音頻?

圖1 接收機原理框圖

2 方案的設計思路

dab接收機主要由數字下變頻、同步、ofdm解調和viterbi譯碼四大部分構成。

數字下變頻就是把adc輸出的中頻數字信號變為數字基帶信號，也就是在數字上實現頻譜的下搬移，主要包括希爾伯特變換、頻譜下搬移及降采樣等。

同步部分按功能包括符號定時同步、載波頻率同步和采樣時鐘頻率同步，以fft為界可以分為時域同步和頻域同步兩部分。

ofdm解調包括fft和差分解調等，經fft和差分解調后的數據再經過頻域解交織后進行qpsk解映射及量化，送給后續viterbi譯碼器進行軟判決譯碼。

對ofdm解調送來的數據提取快速信息信道（fic）數據進行解收縮、viterbi譯碼、解擾，得到復合結構信息（mci），再利用mci對主業務信道（msc）數據進行譯碼。

dab接收機硬件電路設計

1 方案結構框圖

根據對dab接收機組成部分的分析，本次設計采用fpga+dsp的設計方案，dab接收機完整的結構框圖如圖2所示。dab信號從天線接收后進入高頻頭部分，選出所需的頻率塊，然后將選出的高頻信號送入混頻器，變為中心頻率為38.912mhz、帶寬為1.536 mhz的中頻信號，中頻信號濾掉無用的頻譜部分后再經頻率變換和濾波，變為中心頻率為2.048 mhz、帶寬為1.536mhz的基帶信號。然后進入adc，采樣速率為8.192mhz，轉換成數字信號后進入fpga。fpga完成并串轉換，同步和解調， 以及vcxo所需的控制電路等。處理后的數據進入dsp，dsp外部時鐘為24.5mhz，所以dsp可進行4倍頻，工作于100mhz。dsp中完成解交織、viterbi譯碼、解擾以及音頻解碼，最后數據被送入dac，恢復出原始模擬信號，送入喇叭即可收聽。

圖2 接收機的結構框圖

2 器件的選型

器件的選型要求在滿足系統需求的情況下力爭使成本最低，功耗最小，設計方便且易于調試，所以要全面兼顧芯片的運算速度、價格、硬件資源、運算精度、功耗以及芯片的封裝形式、質量標準、供貨情況和生命周期等。綜合考慮以上幾方面因素，本次設計中adc選用tlv5535，dac選用akm4352，fpga選用ep1s40，dsp選用tms320vc5510。

tlv5535是一款性能優良的8位adc，具有35msps的采樣速率，3.3v單電源供電，典型功耗只有90mw，模擬輸入帶寬達600mhz，很適合本設計。akm4352是非常適合便攜式音頻設備的dac，帶寬20khz，采樣速率8～50khz，工作電壓為1.8～3.6v，通帶波動只有±0.06db，阻帶衰減達43db，性能非常優良。tms320vc5510是ti公司的一款高性能、低功耗dsp。它具有很高的代碼執行效率，其最高指令執行速度可達800mips，雙mac結構，可設置的指令高速緩沖存儲器容量為24kb，片上ram共160k×16b，此外還有3組多通道緩沖串行口和可編程的數字鎖相環發生器等，i/o電壓 3.3v，內核電壓1.6v。ep1s40是altera公司stratix系列fpga，具有非常高的內核性能、存儲能力、架構效率，提供了專用的功能用于時鐘管理和數字信號處理應用及差分和單端i/o標準，此外還具有片內匹配和遠程系統升級能力，功能豐富且功耗較小。ep1s40的片內資源也足以滿足本設計所需。

3 主要模塊的電路設計

adc與fpga相連，并在fpga內完成并串變換，譯碼電路也由fpga來完成。fpga與adc間的連接包括數據線和時鐘線，adc的時鐘由fpga來提供，數據線和時鐘線均與fpga的i/o引腳直接相連即可，如圖3所示。

圖3 adc與fpga連接原理圖

dsp通過異步串行口與dac連接，如圖4所示，dac輸出的模擬信號經濾波后可直接輸出語音信號。

圖4 dsp與dac連接原理圖

現今的高速dsp內存不再基于flash，而是采用存取速度更快的ram。dsp掉電后其內部ram中的程序和數據將全部丟失，所以在脫離仿真器的環境中，dsp芯片每次上電后必須自舉，將外部存儲區的執行代碼通過某種方式搬移到內部存儲區，并自動執行。常用的自舉方式有并行自舉、串行自舉、主機接口（hpi）自舉和i/o自舉。hpi自舉需要有一個主機進行干預，雖然可以通過這個主機對dsp內部工作情況進行監控，但電路復雜、成本高；串行自舉代碼加載速度慢；i/o自舉僅占用一個端口地址，代碼加載速度快，但電路復雜，成本高；并行自舉加載速度快，雖然需要占用dsp數據區的部分地址，但無須增加其他接口芯片，電路簡單。因此在ti公司的5000系列dsp中得到了廣泛應用，本次設計也是采用并行自舉。與傳統的eeprom相比，flash具有支持在線擦寫且擦寫次數多、速度快、功耗低、容量大和價格低廉等優點。目前在很多flash芯片采用3.3v單電源供電，與dsp連接時無須采用電平轉換芯片，因此電路連接簡單。在系統編程時，利用系統本身的dsp直接對外掛的flash編程，節省了編程器的費用和開發時間，使得dsp執行代碼可以在線更新。圖5為外部程序數據存儲器flash的電路連接。

圖5 外部程序數據存儲器flash的電路連接

fpga與dsp通過mcbsp、gpio、emif和ehpi口相連，接口種類多，便于根據需要靈活使用。fpga內的程序和數據掉電后也會全部丟失，所以為其配備了專用配置芯片epc16，上電后自動將程序下載到fpga中，簡單易用。

總結

為了方便調試，本次設計十分靈活，留的系統資源也比較多，不僅可以實現模式1，其他三種模式也可以在此硬件平臺上實現。用來存儲程序和數據的flash既可以用fpga來讀寫，也可以用dsp來讀寫。dsp和fpga分別配了jtag下載口用于下載程序和檢測芯片。dsp還連接rs232，用于發出控制指令以及監控dsp內部情況。fic解碼完成后可進行dab/dmb的業務選擇，依據選擇業務的不同進行不同的處理后分別產生聲音和圖像信號，并分別從喇叭或液晶顯示器輸出。